科技前沿

芯片设计的PPAC

  

     历史上,新工艺的目标是功率,性能和面积(PPA),例如在台积电(TSMC2020-Q1电话会议期间,他们表示,3nm工艺比5nm工艺功耗低25-30%,在相同功率下速度提高10-15%,密度提高70%

 在工艺开发过程中降低成本的必要性已经变得很明显,例如,ImecApplied Materials在最近的演讲中都讨论了PPAC

  

 

1.功率,性能,面积和成本(PPAC

 

逻辑设计使用standard cellsinverters, NAND gates, Scanned Flip Flops,等。

standard cell的大小由cell类型和运行cell的设计规则决定。工艺最小尺寸可用于计算单元cellstandard cell的高度是由最小金属间距乘以轨道数决定的。像元宽度是一定数量的接触多晶距,再加上双扩散中断晶胞在晶格边缘需要额外的接触多晶距。

 近年来,随着工艺的进步缩小轨道尺寸越来越困难,随着轨道高度的减小,它会导致鳍减少,对于9-track cell,每个晶体管可以有4个鳍,而对于 7.5-track cell ,每个晶体管只有3个鳍。当前最先进的6轨单元,每个晶体管的单元片中只能容纳2个鳍片。所有其他条件都相同的情况下,每个晶体管有2个鳍的 6-track cell 的驱动电流将是每个晶体管有4鳍的9-track cell的驱动电流的一半。这推动了设计技术协同优化(DTCO),在该技术中开发了一种新工艺来支持 6-track cell ,每个晶体管具有2个鳍,这些鳍被设计为通过使其轨道高度增大而为每个鳍提供更高的驱动电流。

比较工艺密度时,我们使用每个工艺上可用的最小单元(最小轨迹)来计算每平方毫米数百万个晶体管。我们假设采用60NAND cell20Scanned Flip Flops的设计。

许多人尝试比较基于晶体管密度的工艺来进行实际设计,其问题是工艺支持多种cell高度,例如 69-track cells。针对高性能的设计将使用9-track cells,较低性能的设计将使用6-track cells,在同一工艺中,针对不同性能水平的两种不同设计的密度也不同,因此我们使用最小可用cell来公平地进行比较。

  

 

2.标准单元

 

迈向未来,代工厂3nm工艺的风险始于2021年,2022年开始生产,英特尔7nm工艺于2022年开始生产。英特尔的7nm工艺原定于2021年到期,因此2022年又一次延迟,有传言称它将推迟2022年。也有报道称三星和台积电3nm的延迟,我们的检查表明三星可能会延迟,但台积电已步入正轨。

英特尔7纳米将代表英特尔首次使用EUV,三星3纳米将见证业界首次以堆叠式水平纳米片(HNS)使用全能门(GAA)架构。台积电则将继续利用FinFET

英特尔宣布7nm的密度将比10nm增加2倍,三星宣布3nm的密度将比5nm1.35倍,台积电宣布3nm的密度将比5nm1.7倍。基于这些已宣布的密度改进,台积电将拥有最密集的工艺,英特尔将超过三星,居于第二位,三星将排在第三。我们预计该节点将有1530EUV层,而TSMC由于工艺更为密集而处于较高端。

 

 

3. Foundry 3nmIntel 7nm节点

  

鉴于晶圆代工厂现在拥有制程领导权,人们对于是否将英特尔的微处理器生产外包给晶圆代工厂一直有很多猜测。在202012月的瑞士信贷会议上,英特尔首席执行官罗伯特·斯旺(Robert Swan)宣布,英特尔将继续开发领先的工艺,同时仍在计划英特尔5纳米和3纳米工艺。看到英特尔逐渐将更多需求外包出去,我不会感到惊讶,但是目前看来,任何重大改变都不会很快发生。我还要指出,鉴于英特尔的数量,代工厂要花几年的时间才能适应英特尔的数量。

 

 

4. 英特尔状态

  

分析得出的一个关键结论是,尽管英特尔倾向于在每个新节点上进行更大的逻辑密度改进,但代工厂商正在更快地引入新节点并最终更快地提高了密度。实际上,在2014年至2022年之间,代工厂将在Intel引入三个新节点的时候引入了五个新节点,而这仅算在主要节点上,代工厂也引入了许多半节点。英特尔确实在“ +++++++”节点中引入了“半节点”,但它们是性能的半节点,而不是缩小。

 

 

5.节点与时间

  

 

11.功率和性能趋势

 

使用战略成本和价格模型绘制了三个趋势图。左侧是按节点归一化的晶圆成本。该图表上的一些关键点: 

· 晶圆成本不包括掩模设置摊销。对于铸造厂,掩膜通常由客户购买,而不是将晶片出售给客户时的晶片价格的一部分。对于英特尔掩膜摊销成本通常会包括在内,但为了使公司之间的比较保持一致,我们省略了掩膜摊销。重要的一点是,掩模成本正在快速增长,而采用掩模组摊销的晶圆成本对掩模摊销的体积高度敏感。掩模成本的上升导致了仅对大批量设计有意义的前沿工艺。

· 晶圆成本也不考虑设计成本,这是成本快速增长的另一领域,除了最先进的工艺外,所有产品的定价都高。

· 在此分析中,我们假设每个节点都有新的新建工厂,而美国的英特尔工厂,韩国的三星工厂和台湾的台积电都位于该工厂。

最终的晶圆成本图显示了晶圆成本的上升,其中英特尔的晶圆成本最高,直到台积电成本最高的英特尔7纳米/铸造3纳米节点为止。这反映出台积电的工艺最密集,而英特尔的互连层更少。

中间的图根据我们演示的逐节点分析部分提供的值提供了标准化的逻辑晶体管密度。如前所述,我们期望台积电在i7 / F3节点上拥有最密集的进程。

最后,右侧的图形结合了晶圆成本和晶体管密度,以产生相对的逻辑晶体管成本趋势。从该图中可以清楚地看出,尽管较高的晶体管密度可能需要更昂贵的晶片工艺,但至少在所研究的情况下,晶体管密度的提高克服了较高的晶片成本,从而降低了晶体管成本。

 

 

6. 晶圆成本,晶体管密度,晶体管成本